테마 심층

반도체 패키징 혁명: CoWoS에서 SoIC까지

후공정이 전공정보다 중요해지는 시대

해랑달2026년 2월 24일읽기 7분패키징, CoWoS, HBM, OSAT, 2.5D

Reader's Brief — 30초 요약

고급

한 줄 결론

AI 시대의 반도체 성능 경쟁은 트랜지스터 미세화가 아닌 패키징 집적도 경쟁으로 판이 바뀌었으며, 후공정이 반도체 밸류체인의 새 핵심이 됐다.

왜 지금

TSMC CoWoS 수요가 공급을 2~3배 초과하면서 NVIDIA B100/B200 출하 병목의 진짜 원인이 패키징임이 드러났고, 인텔 EMIB·삼성 I-Cube·TSMC SoIC 경쟁이 본격화됐다.

수혜·피해

수혜 가능성이 큰 카테고리 — TSMC(CoWoS 독점적 지위), ASE·암코(OSAT), 기판(ABF 기판 업체). 압박 — 전통 DRAM/NAND 패키징 위주의 범용 OSAT, 2.5D/3D 투자 여력이 부족한 중소 패키징 업체.

모니터링

분기마다 TSMC의 CoWoS 용량 증설 발표와 AI 가속기 업체들의 신규 패키징 파트너십 체결을 추적할 것.

핵심 용어 (6)펼치기 ↓

CoWoS: — Chip on Wafer on Substrate. TSMC의 2.5D 어드밴스드 패키징. HBM과 GPU 다이를 인터포저로 연결해 초고속 데이터 전송 구현.
SoIC: — System on Integrated Chips. TSMC의 3D 패키징 기술로 칩을 수직 적층. 다이 간 거리를 최소화해 AI 연산 병목 해소.
OSAT: — Outsourced Semiconductor Assembly and Test. 반도체 후공정(패키징·테스트)을 전문으로 하는 외주 업체. ASE·암코·SPIL이 대표적.
인터포저: — 칩 다이들을 연결하는 중간 기판. 실리콘 인터포저는 데이터 전송 속도를 높이고 전력을 낮추는 핵심 구조물.
EMIB: — Embedded Multi-Die Interconnect Bridge. 인텔의 2.5D 패키징 기술. 실리콘 인터포저 대신 소형 브리지 칩을 매입해 비용 절감.
2.5D / 3D 패키징: — 칩을 평면(2.5D) 또는 수직(3D)으로 집적하는 어드밴스드 패키징 기술. 공정 미세화의 물리적 한계를 패키징으로 극복.

핵심 요약

반도체 산업의 무게 중심이 '전공정(Fab)'에서 '후공정(패키징)'으로 이동하고 있습니다. 이것은 일시적 트렌드가 아니라 무어의 법칙 한계가 만든 구조적 전환입니다.

왜 패키징이 중요한가?

트랜지스터 미세화는 3nm → 2nm에서 물리적 한계에 근접
성능 향상의 열쇠가 '더 작은 트랜지스터'에서 '더 넓은 인터커넥트'로 전환
NVIDIA B200 GPU: 다이 자체보다 CoWoS 패키징이 원가의 40%+ 차지
HBM4: 12단 이상 스태킹으로 패키징 기술이 성능·수율을 결정

핵심 지표	수치
패키징 시장 규모 (2025)	$45B
패키징 시장 규모 (2028E)	$75B (CAGR 18%)
선단 패키징 비중 (2025 → 2028)	25% → 45%
NVIDIA B200 원가 중 패키징 비중	40%+

패키징 시장 규모:

2025년: $45B → 2028년: $75B (CAGR 18%)
선단 패키징(2.5D/3D) 비중: 2025년 25% → 2028년 45%

투자 기회 3축: 1. TSMC CoWoS: 2.5D 패키징의 절대 강자, 캐파 부족이 곧 투자 기회 2. 한미반도체 TC 본더: HBM 스태킹 핵심 장비, 독점적 지위 3. Amkor Technology: 글로벌 OSAT 2위, 선단 패키징 투자 가속

이 보고서에서는 패키징 기술의 진화, CoWoS·HBM 패키징의 현황, 핵심 장비·소재 기업, 그리고 투자 전략을 분석합니다.

왜 패키징이 중요한가: 무어의 법칙 이후

반도체 역사를 60년간 지배했던 무어의 법칙(매 2년마다 트랜지스터 수 2배)이 물리적 한계에 도달했습니다. 3nm 이하에서는 양자 터널링, 전력 밀도, 열 관리 문제가 기하급수적으로 증가합니다.

Chiplet 아키텍처의 부상 이에 대한 해답이 칩렛(Chiplet) 아키텍처입니다. 하나의 거대한 모놀리식 다이 대신, 여러 개의 작은 다이(칩렛)를 하나의 패키지 안에서 고속으로 연결하는 방식입니다.

AMD EPYC: 최대 13개 칩렛을 하나의 패키지에 통합
NVIDIA B200: 2개의 GPU 다이 + 8개의 HBM3E 스택을 CoWoS로 연결
Apple M3 Ultra: 2개의 M3 Max 다이를 UltraFusion으로 연결

패키징이 성능을 결정하는 시대 칩렛 간 연결 속도와 대역폭이 전체 시스템 성능을 결정합니다. 아무리 좋은 GPU 다이라도 패키징이 나쁘면 성능이 발휘되지 않습니다.

다이 간 대역폭: 기존 유기 기판 100GB/s → CoWoS 900GB/s+ → SoIC 2TB/s+
전력 효율: 다이 간 거리가 가까울수록 I/O 전력 소모 감소
수율: 대형 모놀리식 다이 수율 30-40% → 칩렛 방식 수율 70-80%

기술	다이 간 대역폭	특징	대표 적용
기존 유기 기판	100 GB/s	전통 패키징	일반 반도체
CoWoS (2.5D)	900 GB/s+	실리콘 인터포저 기반	NVIDIA B200, AMD MI300X
SoIC (3D)	2 TB/s+	직접 본딩 (<1μm), 밀도 600배+	Apple M시리즈 후속, 2027~2028
칩렛 방식	—	수율 70~80% (모놀리식 30~40%)	AMD EPYC (13개 칩렛)

기술

기존 유기 기판

다이 간 대역폭: 100 GB/s
특징: 전통 패키징
대표 적용: 일반 반도체

기술

CoWoS (2.5D)

다이 간 대역폭: 900 GB/s+
특징: 실리콘 인터포저 기반
대표 적용: NVIDIA B200, AMD MI300X

기술

SoIC (3D)

다이 간 대역폭: 2 TB/s+
특징: 직접 본딩 (<1μm), 밀도 600배+
대표 적용: Apple M시리즈 후속, 2027~2028

기술

칩렛 방식

다이 간 대역폭: —
특징: 수율 70~80% (모놀리식 30~40%)
대표 적용: AMD EPYC (13개 칩렛)

핵심 메시지: 반도체의 '가치'가 FAB(전공정)에서 패키징(후공정)으로 이동하고 있습니다. 이는 TSMC, 한미반도체, Amkor 같은 패키징 기업에 구조적 투자 기회를 만들고 있습니다.

CoWoS & HBM 패키징: TSMC 독점의 의미

Key Points

—CoWoS (Chip-on-Wafer-on-Substrate)

CoWoS (Chip-on-Wafer-on-Substrate) TSMC의 CoWoS는 현재 AI 반도체 패키징의 사실상 표준입니다.

CoWoS-S: 실리콘 인터포저 기반, NVIDIA H100/B100/B200 사용
CoWoS-L: 칩렛 브릿지(LSI) 기반, 더 큰 인터포저 면적 → HBM4 대응
CoWoS-R: RDL(재배선) 인터포저, 비용 절감형 — 중가 AI 가속기용

CoWoS 캐파 현황:

2025년: 월 40,000 웨이퍼 (전년 대비 2.5배 증설)
2026년 전망: 월 60,000 웨이퍼 (50% 추가 증설)
그럼에도 NVIDIA, AMD, Broadcom의 수요를 다 충족하지 못하는 상황
CoWoS 웨이퍼 단가: $10,000-15,000 (일반 패키징 $500-1,000의 10-20배)

HBM 패키징: TSV 스태킹의 예술 HBM(High Bandwidth Memory)은 DRAM 다이를 수직으로 쌓아 대역폭을 극대화하는 기술입니다.

HBM3E: 8단 스태킹, TSV(관통실리콘비아) 10,000개+
HBM4: 12단 스태킹 전망, TSV 밀도 2배 증가
패키징 공정: 웨이퍼 씨닝(25μm) → TSV 형성 → 마이크로범프 → TC 본딩
수율이 핵심: 12단 스태킹에서 다이 1개라도 불량이면 전체 폐기

경쟁 구도:

TSMC: CoWoS 독점적 리더, 2.5D 패키징 점유율 80%+
삼성 파운드리: I-Cube4(2.5D), X-Cube(3D) — TSMC 대비 1-2세대 뒤처진 상태
Intel: EMIB + Foveros — 자사 제품 우선, 외부 고객 제한적

TSMC의 선단 패키징 독점은 곧 AI 반도체 밸류체인 전체의 병목입니다.

패키징 기술	방식	대역폭	웨이퍼 단가	주요 적용처
CoWoS-S	실리콘 인터포저	900GB/s	$10,000-15,000	NVIDIA H100/B200
CoWoS-L	칩렛 브릿지(LSI)	900GB/s+	—	HBM4 대응
CoWoS-R	RDL 인터포저	—	비용 절감형	중가 AI 가속기
SoIC (3D)	직접 본딩	2TB/s+	—	차세대 (2027-28)
유기 기판 (기존)	기존 패키징	100GB/s	$500-1,000	범용

패키징 기술

CoWoS-S

방식: 실리콘 인터포저
대역폭: 900GB/s
웨이퍼 단가: $10,000-15,000
주요 적용처: NVIDIA H100/B200

패키징 기술

CoWoS-L

방식: 칩렛 브릿지(LSI)
대역폭: 900GB/s+
웨이퍼 단가: —
주요 적용처: HBM4 대응

패키징 기술

CoWoS-R

방식: RDL 인터포저
대역폭: —
웨이퍼 단가: 비용 절감형
주요 적용처: 중가 AI 가속기

패키징 기술

SoIC (3D)

방식: 직접 본딩
대역폭: 2TB/s+
웨이퍼 단가: —
주요 적용처: 차세대 (2027-28)

패키징 기술

유기 기판 (기존)

방식: 기존 패키징
대역폭: 100GB/s
웨이퍼 단가: $500-1,000
주요 적용처: 범용

한미반도체 & TC 본더: HBM 패키징의 심장

HBM 패키징에서 가장 핵심적인 장비는 TC 본더(Thermo-Compression Bonder)이며, 이 시장에서 한미반도체가 독점적 지위를 차지하고 있습니다.

TC 본더란?

HBM 다이를 수직으로 쌓을 때 마이크로범프(μ-bump)를 열과 압력으로 접합하는 장비
접합 정밀도: ±1μm 이내 (머리카락 두께의 1/100)
HBM3E 8단 기준: 다이당 10,000개+ 마이크로범프를 동시 접합
공정 속도와 수율이 HBM 생산성을 직접 결정

항목	수치
TC 본더 글로벌 점유율	80%+ (사실상 독점)
주요 고객	SK하이닉스, 삼성전자, Micron
장비 단가	대당 $5~8M
2026 매출 전망	8,000억원+ (YoY +40%)
영업이익률	35%+ (장비 업종 최고)
수주잔고	1.2조원+ (2년치)
연간 출하	2025년 ~200대 → 2026년 300대+

한미반도체 경쟁력:

TC 본더 글로벌 점유율: 80%+ (사실상 독점)
주요 고객: SK하이닉스(HBM3E/HBM4), 삼성전자(HBM3E), Micron
장비 단가: 대당 $5-8M (고가 장비)
연간 출하: 2025년 약 200대 → 2026년 300대+ 전망

실적 전망:

2026년 매출: 8,000억원+ (YoY +40%)
영업이익률: 35%+ (장비 업종 최고 수준)
수주잔고: 1.2조원+ (2년치 매출 확보)

경쟁 위협:

ASM Pacific(ASMPT): 하이브리드 본더 기술로 추격 시도
Kulicke & Soffa(K&S): 열압착 본더 신규 진출
하지만 TC 본더의 기술 장벽(정밀도 + 수율)이 높아 2-3년 내 시장 진입 어려움

투자 포인트: 한미반도체는 HBM 생산량 증가와 직결되는 '곡괭이와 삽' 전략의 대표주입니다. HBM4 12단 스태킹에서는 TC 본더의 중요성이 더욱 커지며, 장비 단가 상승도 기대됩니다.

OSAT 시장 재편과 SoIC 3D 패키징

Key Points

—OSAT(Outsourced Semiconductor Assembly and Test) 시장 변화
—SoIC(System-on-Integrated-Chips) — 차세대 3D 패키징

OSAT(Outsourced Semiconductor Assembly and Test) 시장 변화 전통적으로 패키징은 저부가가치 후공정으로 인식되었지만, AI 반도체의 등장으로 선단 패키징 OSAT의 가치가 급상승하고 있습니다.

글로벌 OSAT 시장:

2025년 시장 규모: $42B
2028년 전망: $58B (CAGR 11%)
선단 패키징 비중 증가: 20% → 35%

기업	순위	매출	강점	비고
ASE Group (일월광)	글로벌 1위	$22B	Fan-Out 패키징	—
Amkor Technology	글로벌 2위	$7.5B	TSMC CoWoS 협력, AI 비중 30%+ (2026E)	PER 18배, 저평가
JCET (장전과기)	중국 1위	—	Flip Chip 대량 생산	—
네패스 / SFA반도체	국내	—	중저가 패키징	선단 진입 시도

기업

ASE Group (일월광)

순위: 글로벌 1위
매출: $22B
강점: Fan-Out 패키징
비고: —

기업

Amkor Technology

순위: 글로벌 2위
매출: $7.5B
강점: TSMC CoWoS 협력, AI 비중 30%+ (2026E)
비고: PER 18배, 저평가

기업

JCET (장전과기)

순위: 중국 1위
매출: —
강점: Flip Chip 대량 생산
비고: —

기업

네패스 / SFA반도체

순위: 국내
매출: —
강점: 중저가 패키징
비고: 선단 진입 시도

주요 OSAT 기업:

ASE Group (일월광): 글로벌 1위, 매출 $22B, Fan-Out 패키징 강점
Amkor Technology: 글로벌 2위, 매출 $7.5B, TSMC와 CoWoS 협력 확대
JCET(장전과기): 중국 1위, Flip Chip 대량 생산
국내: 네패스, SFA반도체 — 중저가 패키징, 선단 진입 시도

Amkor Technology 심층 분석:

TSMC의 전략적 파트너: 미국 애리조나에 선단 패키징 공장 건설 중
AI 반도체 비중: 2024년 15% → 2026년 30%+ 전망
2.5D 패키징 캐파: 연간 5,000 웨이퍼 → 2026년 15,000 웨이퍼
주가: PER 18배, 패키징 테마 대비 저평가

SoIC(System-on-Integrated-Chips) — 차세대 3D 패키징 TSMC의 SoIC는 칩렛을 3차원으로 직접 적층하는 기술로, CoWoS보다 한 단계 진화된 패키징입니다.

방식: 칩 간 직접 본딩(본드 피치 <1μm), 기존 마이크로범프(25μm) 대비 밀도 600배+
대역폭: 2TB/s+ (CoWoS 900GB/s 대비 2배+)
적용: Apple M시리즈 후속, AMD 차세대 EPYC, NVIDIA 2028년+ 로드맵
상용화 시점: 2027-2028년 (현재 파일럿 단계)

SoIC가 상용화되면 패키징 단가와 부가가치가 한 차원 더 높아지며, TSMC의 패키징 매출 비중이 전체의 15-20%까지 상승할 전망입니다.

시장 시사점

반도체 패키징은 AI 시대의 가장 확실한 구조적 성장 테마 중 하나입니다.

반도체 패키징 밸류체인

AI 칩은 단일 다이가 아닌 칩렛+HBM+인터포저 통합 패키지로 진화. 2.5D/3D 패키징, 하이브리드 본딩, 테스트/번인이 새로운 병목.

반도체 패키징 혁명: CoWoS에서 SoIC까지

후공정이 전공정보다 중요해지는 시대

해랑달2026년 2월 24일읽기 7분패키징, CoWoS, HBM, OSAT, 2.5D

Reader's Brief — 30초 요약

고급

한 줄 결론

AI 시대의 반도체 성능 경쟁은 트랜지스터 미세화가 아닌 패키징 집적도 경쟁으로 판이 바뀌었으며, 후공정이 반도체 밸류체인의 새 핵심이 됐다.

왜 지금

TSMC CoWoS 수요가 공급을 2~3배 초과하면서 NVIDIA B100/B200 출하 병목의 진짜 원인이 패키징임이 드러났고, 인텔 EMIB·삼성 I-Cube·TSMC SoIC 경쟁이 본격화됐다.

수혜·피해

모니터링

분기마다 TSMC의 CoWoS 용량 증설 발표와 AI 가속기 업체들의 신규 패키징 파트너십 체결을 추적할 것.

핵심 용어 (6)펼치기 ↓

CoWoS: — Chip on Wafer on Substrate. TSMC의 2.5D 어드밴스드 패키징. HBM과 GPU 다이를 인터포저로 연결해 초고속 데이터 전송 구현.
SoIC: — System on Integrated Chips. TSMC의 3D 패키징 기술로 칩을 수직 적층. 다이 간 거리를 최소화해 AI 연산 병목 해소.
OSAT: — Outsourced Semiconductor Assembly and Test. 반도체 후공정(패키징·테스트)을 전문으로 하는 외주 업체. ASE·암코·SPIL이 대표적.
인터포저: — 칩 다이들을 연결하는 중간 기판. 실리콘 인터포저는 데이터 전송 속도를 높이고 전력을 낮추는 핵심 구조물.
EMIB: — Embedded Multi-Die Interconnect Bridge. 인텔의 2.5D 패키징 기술. 실리콘 인터포저 대신 소형 브리지 칩을 매입해 비용 절감.
2.5D / 3D 패키징: — 칩을 평면(2.5D) 또는 수직(3D)으로 집적하는 어드밴스드 패키징 기술. 공정 미세화의 물리적 한계를 패키징으로 극복.

핵심 요약

왜 패키징이 중요한가?

트랜지스터 미세화는 3nm → 2nm에서 물리적 한계에 근접
성능 향상의 열쇠가 '더 작은 트랜지스터'에서 '더 넓은 인터커넥트'로 전환
NVIDIA B200 GPU: 다이 자체보다 CoWoS 패키징이 원가의 40%+ 차지
HBM4: 12단 이상 스태킹으로 패키징 기술이 성능·수율을 결정

핵심 지표	수치
패키징 시장 규모 (2025)	$45B
패키징 시장 규모 (2028E)	$75B (CAGR 18%)
선단 패키징 비중 (2025 → 2028)	25% → 45%
NVIDIA B200 원가 중 패키징 비중	40%+

패키징 시장 규모:

2025년: $45B → 2028년: $75B (CAGR 18%)
선단 패키징(2.5D/3D) 비중: 2025년 25% → 2028년 45%

이 보고서에서는 패키징 기술의 진화, CoWoS·HBM 패키징의 현황, 핵심 장비·소재 기업, 그리고 투자 전략을 분석합니다.

왜 패키징이 중요한가: 무어의 법칙 이후

AMD EPYC: 최대 13개 칩렛을 하나의 패키지에 통합
NVIDIA B200: 2개의 GPU 다이 + 8개의 HBM3E 스택을 CoWoS로 연결
Apple M3 Ultra: 2개의 M3 Max 다이를 UltraFusion으로 연결

다이 간 대역폭: 기존 유기 기판 100GB/s → CoWoS 900GB/s+ → SoIC 2TB/s+
전력 효율: 다이 간 거리가 가까울수록 I/O 전력 소모 감소
수율: 대형 모놀리식 다이 수율 30-40% → 칩렛 방식 수율 70-80%

기술	다이 간 대역폭	특징	대표 적용
기존 유기 기판	100 GB/s	전통 패키징	일반 반도체
CoWoS (2.5D)	900 GB/s+	실리콘 인터포저 기반	NVIDIA B200, AMD MI300X
SoIC (3D)	2 TB/s+	직접 본딩 (<1μm), 밀도 600배+	Apple M시리즈 후속, 2027~2028
칩렛 방식	—	수율 70~80% (모놀리식 30~40%)	AMD EPYC (13개 칩렛)

기술

기존 유기 기판

다이 간 대역폭: 100 GB/s
특징: 전통 패키징
대표 적용: 일반 반도체

기술

CoWoS (2.5D)

다이 간 대역폭: 900 GB/s+
특징: 실리콘 인터포저 기반
대표 적용: NVIDIA B200, AMD MI300X

기술

SoIC (3D)

다이 간 대역폭: 2 TB/s+
특징: 직접 본딩 (<1μm), 밀도 600배+
대표 적용: Apple M시리즈 후속, 2027~2028

기술

칩렛 방식

다이 간 대역폭: —
특징: 수율 70~80% (모놀리식 30~40%)
대표 적용: AMD EPYC (13개 칩렛)

CoWoS & HBM 패키징: TSMC 독점의 의미

Key Points

—CoWoS (Chip-on-Wafer-on-Substrate)

CoWoS (Chip-on-Wafer-on-Substrate) TSMC의 CoWoS는 현재 AI 반도체 패키징의 사실상 표준입니다.

CoWoS-S: 실리콘 인터포저 기반, NVIDIA H100/B100/B200 사용
CoWoS-L: 칩렛 브릿지(LSI) 기반, 더 큰 인터포저 면적 → HBM4 대응
CoWoS-R: RDL(재배선) 인터포저, 비용 절감형 — 중가 AI 가속기용

CoWoS 캐파 현황:

2025년: 월 40,000 웨이퍼 (전년 대비 2.5배 증설)
2026년 전망: 월 60,000 웨이퍼 (50% 추가 증설)
그럼에도 NVIDIA, AMD, Broadcom의 수요를 다 충족하지 못하는 상황
CoWoS 웨이퍼 단가: $10,000-15,000 (일반 패키징 $500-1,000의 10-20배)

HBM 패키징: TSV 스태킹의 예술 HBM(High Bandwidth Memory)은 DRAM 다이를 수직으로 쌓아 대역폭을 극대화하는 기술입니다.

HBM3E: 8단 스태킹, TSV(관통실리콘비아) 10,000개+
HBM4: 12단 스태킹 전망, TSV 밀도 2배 증가
패키징 공정: 웨이퍼 씨닝(25μm) → TSV 형성 → 마이크로범프 → TC 본딩
수율이 핵심: 12단 스태킹에서 다이 1개라도 불량이면 전체 폐기

경쟁 구도:

TSMC: CoWoS 독점적 리더, 2.5D 패키징 점유율 80%+
삼성 파운드리: I-Cube4(2.5D), X-Cube(3D) — TSMC 대비 1-2세대 뒤처진 상태
Intel: EMIB + Foveros — 자사 제품 우선, 외부 고객 제한적

TSMC의 선단 패키징 독점은 곧 AI 반도체 밸류체인 전체의 병목입니다.

패키징 기술	방식	대역폭	웨이퍼 단가	주요 적용처
CoWoS-S	실리콘 인터포저	900GB/s	$10,000-15,000	NVIDIA H100/B200
CoWoS-L	칩렛 브릿지(LSI)	900GB/s+	—	HBM4 대응
CoWoS-R	RDL 인터포저	—	비용 절감형	중가 AI 가속기
SoIC (3D)	직접 본딩	2TB/s+	—	차세대 (2027-28)
유기 기판 (기존)	기존 패키징	100GB/s	$500-1,000	범용

패키징 기술

CoWoS-S

방식: 실리콘 인터포저
대역폭: 900GB/s
웨이퍼 단가: $10,000-15,000
주요 적용처: NVIDIA H100/B200

패키징 기술

CoWoS-L

방식: 칩렛 브릿지(LSI)
대역폭: 900GB/s+
웨이퍼 단가: —
주요 적용처: HBM4 대응

패키징 기술

CoWoS-R

방식: RDL 인터포저
대역폭: —
웨이퍼 단가: 비용 절감형
주요 적용처: 중가 AI 가속기

패키징 기술

SoIC (3D)

방식: 직접 본딩
대역폭: 2TB/s+
웨이퍼 단가: —
주요 적용처: 차세대 (2027-28)

패키징 기술

유기 기판 (기존)

방식: 기존 패키징
대역폭: 100GB/s
웨이퍼 단가: $500-1,000
주요 적용처: 범용

한미반도체 & TC 본더: HBM 패키징의 심장

HBM 패키징에서 가장 핵심적인 장비는 TC 본더(Thermo-Compression Bonder)이며, 이 시장에서 한미반도체가 독점적 지위를 차지하고 있습니다.

TC 본더란?

HBM 다이를 수직으로 쌓을 때 마이크로범프(μ-bump)를 열과 압력으로 접합하는 장비
접합 정밀도: ±1μm 이내 (머리카락 두께의 1/100)
HBM3E 8단 기준: 다이당 10,000개+ 마이크로범프를 동시 접합
공정 속도와 수율이 HBM 생산성을 직접 결정

항목	수치
TC 본더 글로벌 점유율	80%+ (사실상 독점)
주요 고객	SK하이닉스, 삼성전자, Micron
장비 단가	대당 $5~8M
2026 매출 전망	8,000억원+ (YoY +40%)
영업이익률	35%+ (장비 업종 최고)
수주잔고	1.2조원+ (2년치)
연간 출하	2025년 ~200대 → 2026년 300대+

한미반도체 경쟁력:

TC 본더 글로벌 점유율: 80%+ (사실상 독점)
주요 고객: SK하이닉스(HBM3E/HBM4), 삼성전자(HBM3E), Micron
장비 단가: 대당 $5-8M (고가 장비)
연간 출하: 2025년 약 200대 → 2026년 300대+ 전망

실적 전망:

2026년 매출: 8,000억원+ (YoY +40%)
영업이익률: 35%+ (장비 업종 최고 수준)
수주잔고: 1.2조원+ (2년치 매출 확보)

경쟁 위협:

ASM Pacific(ASMPT): 하이브리드 본더 기술로 추격 시도
Kulicke & Soffa(K&S): 열압착 본더 신규 진출
하지만 TC 본더의 기술 장벽(정밀도 + 수율)이 높아 2-3년 내 시장 진입 어려움

OSAT 시장 재편과 SoIC 3D 패키징

Key Points

—OSAT(Outsourced Semiconductor Assembly and Test) 시장 변화
—SoIC(System-on-Integrated-Chips) — 차세대 3D 패키징

글로벌 OSAT 시장:

2025년 시장 규모: $42B
2028년 전망: $58B (CAGR 11%)
선단 패키징 비중 증가: 20% → 35%

기업	순위	매출	강점	비고
ASE Group (일월광)	글로벌 1위	$22B	Fan-Out 패키징	—
Amkor Technology	글로벌 2위	$7.5B	TSMC CoWoS 협력, AI 비중 30%+ (2026E)	PER 18배, 저평가
JCET (장전과기)	중국 1위	—	Flip Chip 대량 생산	—
네패스 / SFA반도체	국내	—	중저가 패키징	선단 진입 시도

기업

ASE Group (일월광)

순위: 글로벌 1위
매출: $22B
강점: Fan-Out 패키징
비고: —

기업

Amkor Technology

순위: 글로벌 2위
매출: $7.5B
강점: TSMC CoWoS 협력, AI 비중 30%+ (2026E)
비고: PER 18배, 저평가

기업

JCET (장전과기)

순위: 중국 1위
매출: —
강점: Flip Chip 대량 생산
비고: —

기업

네패스 / SFA반도체

순위: 국내
매출: —
강점: 중저가 패키징
비고: 선단 진입 시도

주요 OSAT 기업:

ASE Group (일월광): 글로벌 1위, 매출 $22B, Fan-Out 패키징 강점
Amkor Technology: 글로벌 2위, 매출 $7.5B, TSMC와 CoWoS 협력 확대
JCET(장전과기): 중국 1위, Flip Chip 대량 생산
국내: 네패스, SFA반도체 — 중저가 패키징, 선단 진입 시도

Amkor Technology 심층 분석:

TSMC의 전략적 파트너: 미국 애리조나에 선단 패키징 공장 건설 중
AI 반도체 비중: 2024년 15% → 2026년 30%+ 전망
2.5D 패키징 캐파: 연간 5,000 웨이퍼 → 2026년 15,000 웨이퍼
주가: PER 18배, 패키징 테마 대비 저평가

SoIC(System-on-Integrated-Chips) — 차세대 3D 패키징 TSMC의 SoIC는 칩렛을 3차원으로 직접 적층하는 기술로, CoWoS보다 한 단계 진화된 패키징입니다.

방식: 칩 간 직접 본딩(본드 피치 <1μm), 기존 마이크로범프(25μm) 대비 밀도 600배+
대역폭: 2TB/s+ (CoWoS 900GB/s 대비 2배+)
적용: Apple M시리즈 후속, AMD 차세대 EPYC, NVIDIA 2028년+ 로드맵
상용화 시점: 2027-2028년 (현재 파일럿 단계)

SoIC가 상용화되면 패키징 단가와 부가가치가 한 차원 더 높아지며, TSMC의 패키징 매출 비중이 전체의 15-20%까지 상승할 전망입니다.

시장 시사점

반도체 패키징은 AI 시대의 가장 확실한 구조적 성장 테마 중 하나입니다.

반도체 패키징 밸류체인

AI 칩은 단일 다이가 아닌 칩렛+HBM+인터포저 통합 패키지로 진화. 2.5D/3D 패키징, 하이브리드 본딩, 테스트/번인이 새로운 병목.

반도체 패키징 혁명: CoWoS에서 SoIC까지

Reader's Brief — 30초 요약

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왜 패키징이 중요한가: 무어의 법칙 이후

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